基於碳化矽襯底的寬禁帶半導體外延

摘 要：

寬禁帶半導體具備禁頻寬度大、電子飽和飄移速度高、擊穿場強大等優勢，是製備高功率密度、高頻率、低損耗電子器件的理想材料。碳化矽（SiC）材料具有熱導率高、化學穩定性好、耐高溫等優點，在 SiC 襯底上外延寬禁帶半導體材料，對充分發揮寬禁帶半導體材料的優勢，並提升寬禁帶半導體電子器件的效能具有重要意義。得益於 SiC 襯底質量持續提升及成本不斷降低，基於 SiC 襯底的寬禁帶半導體電子市場呈現逐年增加的態勢。在 SiC 襯底上外延生長高質量的寬禁帶半導體材料是提高寬禁帶半導體電子器件效能及可靠性的關鍵瓶頸。本文綜述了近年來國內外研究者們在 SiC 襯底上外延 SiC、氮化鎵（GaN）、氧化鎵（Ga2O3）所取得的研究進展，並展望了 SiC 襯底上寬禁帶半導體外延的發展及應用前景。

0 引 言

以碳化矽（SiC）、氮化鎵（GaN）為代表的第三代半導體材料，由於其寬頻隙、高電子飽和漂移速度、高熱導率、大擊穿場強等優勢，是製備高功率密度、高頻率、低損耗電子器件的理想材料。其中， SiC功率器件具有能量密度高、損失小、體積小的優勢，在新能源汽車、光伏、軌道交通、大資料等領域具有廣闊的應用前景。GaN射頻器件具有高頻、高功率、較寬頻帶、低功耗、小尺寸的優勢，在 5G 通訊、物聯網、軍用雷達等領域有廣泛的應用。此外， GaN基功率器件已廣泛應用到了低壓領域。除SiC、GaN以外，近年來新興的氧化鎵（Ga2O3）材料有望與現有的SiC及GaN技術形成技術互補，在低頻、高壓領域具有潛在的應用前景。

寬禁帶半導體在高溫、高壓、高功率場景中有應用優勢，而這些場景對器件的散熱效能以及可靠性提出了嚴峻考驗。SiC襯底具有高熱導率、高化學穩定性、耐高溫等優異效能，基於其製備的第三代半導體器件具有更高的散熱效能，能夠提升器件的效能與可靠性，也有利於減小系統散熱模組體積。SiC襯底是發展較成熟的第三代半導體材料，目前已實現商業化。國際上，主流產品從 4 英寸向 6 英寸轉化， 8 英寸襯底已經成功研發出來，代表公司包括Cree、 DowCorning、 SiCrystal、 Ⅱ -Ⅵ、 Norstel等。國內SiC產業起步較晚，目前主流產品為 4 英寸， 6 英寸襯底目前已在市場上推出。主要企業包括天嶽、天科合達等。SiC襯底的晶體質量不斷提升，尺寸逐漸增大，成本不斷降低，使得基於SiC襯底的寬禁帶半導體電子器件的市場佔有率逐年提升。而在SiC襯底上製備高質量外延材料是提高器件效能及可靠性，推動第三代半導體在生產生活中的應用的關鍵。

本文主要講述基於SiC襯底的寬禁帶半導體GaN、 SiC、 Ga2O3 等外延生長研究，分別介紹其存在的問題和相應的解決方案，並展望了基於SiC襯底的寬禁帶半導體外延的發展前景。

1. 基於 SiC 襯底的 GaN 異質外延

Ⅲ族氮化物的禁頻寬度在 0。7-6。2 eV 範圍內連續可調，且具有高電子飽和漂移速度、耐高溫、大功率密度等優點，使得其在光電子和微電子領域具有廣闊的應用前景。由於同質襯底的研發目前尚處於起步階段，其質量與尺寸仍需進一步提高，且價格昂貴，所以目前Ⅲ族氮化物多透過異質外延獲得。Ⅲ族氮化物異質外延的常用襯底包括 Si、藍寶石和 SiC，其基本引數如表 1 所示。其中， 藍寶石襯底熱導率低、解理困難，主要應用在 LED 產業。在微電子領域所用襯底包括 Si 和 SiC， GaN-on-Si 主要應用在功率器件上，目前在中低壓領域佔有一定市場，由於 Si 與 GaN 間大的晶格失配和熱失配限制材料質量， Si 襯底 GaN 基器件難以實現高壓環境應用。SiC 襯底與 GaN 的晶格失配及熱失配較小， 且具有較高的擊穿場強及熱導率， 能夠外延獲得高質量 GaN。但是目前成本相對 Si 較高，主要應用在對材料質量要求更高的射頻器件領域，如電信和軍事領域，也是 GaN 射頻市場的主導技術。根據國際知名行業諮詢機構 Yole 的統計， GaN 基射頻晶片的市場份額在 5 年內將達 20 億美元。隨著 GaN-on-SiC 成本不斷降低，器件效能和可靠性不斷提升， GaN-on-SiC 將有望與GaN-on-Si 市場競爭。

1.1 SiC 襯底外延 GaN 存在問題

目前在 SiC 襯底上外延 GaN 存在以下幾點技術難點：（1）襯底表面氧化層、亞表面損傷層、缺陷等影響 GaN 外延層的質量；（2） GaN 在SiC 襯底表面難以成核，由於 Ga 原子在 SiC 襯底表面浸潤性差，直接在 SiC 襯底表面生長 GaN 生長速度慢、材料質量差；（3）襯底表面原子排布誘導 GaN 外延層中形成堆垛層錯（BSFs），對於 SiC 襯底上外延 GaN，襯底上有多種可能的原子排列次序，導致其上外延 GaN 層初始原子堆垛次序不統一，容易產生堆垛層錯［10］。堆垛層錯（SFs）沿著 c 軸引入內建電場，導致面內載流子分離以及器件漏電等問題出現；（4）晶格失配與熱失配問題。SiC 襯底與 GaN 晶格常數與熱膨脹係數不同，使 GaN 層受到壓應力，熱膨脹係數差異導致生長完成後的降溫過程中 GaN 薄膜受到張應力。應力與 GaN 帶隙呈線性關係，每 1Gpa 雙軸應力帶來的帶邊峰的線性移動為 20±3meV。此外，應力的存在導致 GaN 外延層中產生了高密度的缺陷。

1.2 解決方案

1.2.1 SiC 襯底表面處理

SiC 襯底表面處理是 SiC 襯底外延 GaN 面臨的重要問題之一。早期由於 SiC 襯底切磨拋工藝過程帶來的劃痕、亞損傷層、汙染物殘留等問題較多，研究者在外延之前採用溼法腐蝕降低襯底表面缺陷對 GaN 外延薄膜質量的影響。M。 E。 Lin 等人在分子束外延（MBE）前，對 SiC 襯底在 H2：He（1：1）等離子體氣氛中 650℃處理 90 min，隨後透過 MBE 外延生長GaN。該課題組對比了 SiC 襯底和藍寶石襯底上外延 GaN 的晶體質量與電學性質。如圖1 所示， SiC 襯底上外延 GaN 電子遷移率與結晶質量均高於藍寶石襯底外延。然而由於GaN 外延常用的金屬有機化合物氣相外延（MOCVD）多數不具備等離激元產生系統，上述方法在 MOCVD 中不適用。在 MOCVD 外延中，研究者透過稀釋的 HF 緩衝液刻蝕去除 SiC 襯底表面破壞層。此外，也有研究者採用溼法刻蝕與原位刻蝕結合的方式清理 SiC 襯底表面。H。 Zhang 等人［18］在襯底清洗後，在 MOCVD 腔室中，對襯底在 H2和 NH3混合氣氛中進行高溫退火處理，最終外延得到了高質量外延層。而 D。 D。 Koleske 等人將襯底經清洗後放入 MOCVD 腔室中在 H2 氣氛進行高溫熱退火，提高了襯底表面質量。隨著 SiC 晶圓切磨拋工藝以及襯底封裝工藝的進步， 襯底表面質量得到改善。目前 SiC 襯底表面採取機械化學拋光的處理方式已做到基本無劃痕， 氮氣氛圍的封裝工藝也可避免 SiC 表面與氧氣的長時間接觸， 因此多數外延不再採用額外的化學腐蝕，而是直接採用原位高溫 H2 或 H2/NH3混合氣體高溫熱處理的方式進行襯底處理。

1.2.2 外延生長調控

本部分將介紹 SiC 襯底上外延生長高質量 GaN 薄膜的研究進展。針對 SiC 襯底外延GaN 存在的堆垛層錯（SFs）缺陷問題、 Ga 原子浸潤性差問題以及晶格失配與熱失配問題等，講述引入緩衝層（包括 AlN、 AlGaN、 AlN/GaN、 SiNx 等）、直接外延 GaN、圖形化襯底等方案對 GaN 薄膜的質量改善。引入緩衝層是 GaN 外延生長中常用的改善外延層結晶質量的方法。引入 AlN 緩衝層能夠有效改善 SiC 表面浸潤層，調控應力，阻擋襯底缺陷向 GaN 外延層的延伸，從而改善 GaN外延層質量。如圖 2 所示，直接在 SiC 襯底表面外延生長 GaN，由於兩者間原子浸潤性差，GaN 在襯底表面為 3D 島狀生長，外延層受到的應力全部釋放，只保留了降溫過程中產生的張應力。引入 AlN 緩衝層可有效改善原子浸潤性，使 GaN 外延層呈二維生長，緩衝壓應力的釋放， GaN 外延層仍然保持壓應力狀態，從而提升 GaN 外延層結晶質量。

採用 AlN 緩衝層方法是目前 GaN-on-SiC 的主流技術， AlN 的生長引數對後續高質量GaN 外延至關重要。從 90 年代以來，研究者們透過最佳化厚度、溫度以及生長步驟等方法對AlN 緩衝層進行了最佳化。在厚度調控方面， Satoru Tanaka 等人的研究表明，表面粗糙度小、

結晶質量好的超薄 AlN 緩衝層有利於降低 GaN 外延層中的位錯密度。當 AlN 緩衝層厚度為1。5 nm 時， GaN 層中的位錯密度低至~107-8-2。之後， Ding Guojian 等人提出 AlN 緩衝層太薄不利於降低 GaN 外延層中的位錯密度。基於厚度為 100 nm 的 AlN 緩衝層，他們獲得了高質量的 GaN 外延薄膜，其（002）和（102） XRD 的半峰寬分別為 184 arcsec 和 275arcsec。在溫度調控方面， T。 Warren Weeks 等人提出 AlN 緩衝層生長溫度為 500-1050℃時得到的是多晶 AlN 層，不利於高質量 GaN 的獲得，將生長溫度提高至 1100℃以上可獲得高質量的 AlN 單晶層，並有利於降低 GaN 外延層中的位錯密度，他們獲得 0。5 μm GaN 位錯密度約1 × 109cm-2。D。 D。 Koleske 等人研究了 AlN 緩衝層生長溫度對 GaN 層電學特性的影響，發現對於 4H-和 6H-SiC 襯底，最優 AlN 緩衝層的最佳生長溫度分別為 980℃及 1080℃。在生長步驟方面， E。 Cho 等人提出採用兩步生長法（溫度分別為 1250℃及 1300℃）可最佳化 AlN 緩衝層表面形貌與結晶質量，有利於降低 GaN 外延層的應力與位錯密度，他們最終獲得的 GaN 位錯密度為6 × 108 - 9 × 108cm-2。Chuanhao Li 等人透過交替通入三甲基鋁（TMA）/NH3 的方式最佳化 AlN 緩衝層質量，外延獲得 GaN（厚度 1。8μm） XRD （002）半峰寬為 167 arcsec，（102）面半峰寬為 240 arcsec［28］。儘管文獻中關於 AlN 緩衝層最佳化的條件有所不同，但是可以得到結論：結晶質量好，表面形貌平滑的 AlN 緩衝層有利於最佳化 GaN外延層質量。

除最佳化 AlN 緩衝層生長引數外， GaN 外延生長最佳化也是獲得高質量外延層的關鍵。關於 AlN 緩衝層上 GaN 外延模式， 2003 年， S。 Einfeldt 等人研究了 AlN 緩衝層上 GaN 外延生長模式，認為模式為層狀與島狀混合生長。一年後， B。 Moran 等人觀察到 GaN 外延生長模式為島狀生長，位錯產生於島與島合併的邊緣以及繼承自 AlN 層。之後， Y。 S。 Cho 等人研究發現， GaN 在 AlN 緩衝層上呈島狀生長易產生 SFs，調控生長引數以實現二維生長，能夠抑制 SFs 缺陷的形成。他們在 AlN/GaN 介面插入 Al 組分逐漸減小的 AlGaN 緩衝層，以緩衝由於介面應力導致的三維島狀生長。透過調節 AlGaN 漸變層的 Al 組分與厚度，最終有效降低了 GaN 層中 SFs 的缺陷密度。目前， GaN-on-SiC 已經產業化， Cree 公司（3 μm）GaN-on-SiC 產品（006）面 XRD 半峰寬< 250 arcsec。

雖然 AlN 緩衝層能夠有效提高 SiC 表面浸潤性，緩解 SiC 襯底與 GaN 之間應力，但是AlN 緩衝層帶來的熱阻問題造成 HEMT 溝道溫度增加，抑制器件峰值功率密度，此外 AlN的寬頻隙會阻擋電子輸運，不利於 SiC 基 GaN 垂直器件的發展。因此，研究者們提出透過引入AlGaN 緩衝層、最佳化直接外延 GaN的生長條件等方式來獲得高質量的 GaN。對於AlGaN緩衝層，研究表明為改善 SiC 表面浸潤性， AlGaN 中 Al 組分須大於等於 6%。與 AlN 緩衝層相比， AlGaN 緩衝層上 GaN 受到的應力較小，受介面驅動力影響其生長初期島的形成被抑制，外延生長模式為臺階流生長。受 AlGaN 相分離問題的影響， GaN 外延層易出現深槽型缺陷。在 SiC 上直接外延 GaN 為三維島狀生長，易在表面產生六邊形島狀起伏。2000年， H。 Lahr̀che 等人提出了三步生長法直接外延 GaN 來提高材料質量：先生長薄的 3D GaN（100-130 nm）；再在 NH3 氣氛中原位退火使表面變平滑；最後調整生長引數 2D 外延 GaN，外延 GaN XRD 搖擺曲線半峰寬（002）面 107 arcsec，（105）面 190 arcsec［35］。儘管文獻中透過調整外延引數能獲得高結晶質量 GaN，但是 SiC 襯底上直接外延的 GaN 受張應力，在外延厚度超過 1 μm 時易出現裂紋。2016 年， Zheng Sun 等人透過三甲基鋁（TMAl）預處理的方式，在 SiC 與 GaN 介面形成 AlGaN 薄層，獲得 1。2 μm 無裂紋 GaN，其位錯密度，螺位錯密度4。7 × 107 cm-2， 刃位錯密度為1。4 × 109 cm-2。2021 年， Yuxia Feng 等人採用同樣預通 TMAl 的方式，獲得了 2 μm 厚無裂紋 GaN， 其（002）和（102） XRD 半峰寬均為 180 arcsec。

此外，也有研究者採用圖形化襯底的方式在 SiC 襯底上外延 GaN。2002 年， F。 Yun 等人使用表面有孔洞的 SiC 襯底［圖 3 （a）］外延 GaN，使 GaN 外延層中的位錯密度降低了一個數量級（位錯密度1 × 109 cm-2） 。同年， Philip G。 Neudeck 等人用表面有 mesa-pattern 的SiC 襯底［圖 3 （b）］外延 GaN 顯著降低位錯密度［39］，但是表面出現由於島合併導致的 pit 缺陷。雖然該方法起到降低位錯密度的作用，但是外延得到的 GaN 位錯密度仍然較高，因此近年來少有相關報道。2013 年， Shiwei Song 等人在 SiC 襯底外延 GaN 過程中原位引入 SiNx緩衝層，有效提升了外延層結晶質量，外延 GaN 的（002） XRD 半峰寬 161 arcsec，（102）面半峰寬為 225 arcsec。2005 年， X。 R。 Huang 等人提出透過控制襯底斜切角的方法調控外延層的應力釋放，證明有傾角 SiC 襯底有利於面內應力的釋放。2021 年， Chung-WangSu 等人對比無傾角和 4°傾角 SiC 襯底上 HEMT 器件效能，發現 4°傾角襯底上器件效能更好。但是也有研究表明，有傾角 SiC 襯底上外延 GaN 缺陷和應力分佈不均勻，易導致外延片裂紋產生。目前，大部分 GaN-on-SiC 採用無傾角 SiC 襯底2。 SiC 同質外延SiC 材料在智慧電網、光伏、電動汽車、工業電機、鐵路交通等領域有廣闊應用前景。

外延是製備 SiC 基器件的關鍵技術。常見的 SiC 同質外延生長技術有化學氣相沉積技術（CVD）、液相外延技術（LPE）和分子束外延技術（MBE）等。相比之下， CVD 具有可以在較高生長速率下獲得高質量外延層，可以對 SiC 外延層的厚度實現精確控制，並且能夠可控實現 SiC 原位摻雜等多種優點，已成為 SiC 外延生長的主流技術，並得到了廣泛應用。在 SiC 的多型體中，由於 4H-SiC 的禁頻寬度較大、載流子遷移率較高、摻雜劑離化能較低，是功率電子領域常用的一種材料。在 4H-SiC 同質外延研究中，研究者們的關注重點集中在高質量厚膜外延、摻雜濃度控制、缺陷調控三個方面。

2.1 高質量 SiC 厚膜外延

SiC 功率器件中，在外延的 SiC 漂移層中平衡外延層厚度及摻雜濃度是獲得高耐壓器件的關鍵。表 2 中是典型 SiC 雙極器件中擊穿電壓對漂移區摻雜濃度和厚度要求］。目前，SiC 同質外延主要採用化學氣相沉積（CVD）方法進行生長，通常採用 H2 作為載氣，矽烷（SiH4）和丙烷（C3H8）作為 Si 源與 C 源。CVD 法外延生長時間過長易造成腔體內狀態不穩定，掉落物增多。因此，高質量厚膜 SiC 漂移層的外延生長需要開發高速外延生長方法。透過提高源流量的方式可將外延生長速度提高至 10μm/h 以上。但是高的 Si 源流量易造成Si 團簇的形成，這些 Si 團簇在襯底表面形成 Si 液滴，成為缺陷成核點，造成外延層表面形貌退化，降低結晶質量［。透過提高外延生長溫度的方法，可有效提高外延生長速度。

O。 Kordina 等人提出了高溫 CVD 生長 SiC 的方法，並在 2300℃下以 500μm/h 的生長速度，獲得了背景載流子濃度為6 × 1015 cm-3的 SiC 薄膜。在生長氣氛中引入 Cl 元素，可有效減小 Si 團簇的形成，並抑制高速外延情況下 SiC 表面形貌與結晶質量的退化。D。 Crippa等人在外延過程中引入了 HCl 氣體，在相同 Si/H2 比例下，由於 Si 液滴的形成被抑制，樣品表面形貌顯著改善，如圖 4 所示。隨後，他們經過工藝調整，將外延生長速率提高至112 μm/h。除引入 HCl 以外，採用含 Cl 化合物，如 SiCl4、 SiHCl3、 SiH3Cl、CH3Cl、 SiCCl3H3等作為 Si 源或 C 源均可以有效提升外延生長速度，目前通常使用SiHCl3 作為 Si 源， C2H4 作為 C 源。此外，提高襯底轉速、提高反應室壓力等方式同樣可以有效提高 SiC 的外延生長速度。

2.2 SiC 外延層中的摻雜濃度控制

控制外延層的摻雜濃度對 SiC 功率器件的效能至關重要。外延層摻雜濃度與摻雜源流量、C/Si 比、溫度、反應室壓強、生長速度等生長引數有關。D J Larkin 提出點陣競爭理論來解釋 CVD 外延 SiC 過程中的摻雜控制，他們認為，電子濃度與 C/Si 比成反比，而空穴濃度與C/Si 比成正比［72］。接下來，該作者證明，磷（P）、氮（N）摻雜在 C 面更容易併入，而鋁（Al）、硼（B）摻雜更容易在 Si 面併入。對於 n 型摻雜的調控，通常採用 N 作為摻雜元素， N 的離化能低，容易實現 100%離化， 故 n 型摻雜較容易實現。高的摻雜源流量、反應室壓力，低的生長溫度、 C/Si 比有利於 N 原子併入。生長速度對 N 原子併入的影響與 SiC晶面有關，對於 Si 面， N 併入效率隨著生長速度增加而減小，而 C 面 N 原子併入效率與生長速度成正比。對於 p 型摻雜，通常採用 Al 作為摻雜元素。Al 的離化能約為 230 meV，室溫下無法實現完全電離。只有當 Al 的濃度超過5 × 1020cm-3，達到簡併摻雜時， Al 才幾乎完全電離。為幫助理解 Al 原子在 SiC 中併入機理， G Ferro 等人提出表面空位誘導摻雜模型，認為 Al 併入主要由於 SiC 表面或者近表面瞬時形成的 Si 空位，提高 Si 空位的吸附穩定性或減少其分解時間有利於 Al 原子併入。目前， Cree 公司生產的 Si 面 SiC 外延層中 n 型載流子濃度為 5× 1014-1 × 1019/cm3， p 型載流子濃度為5 × 1014 - 1 × 1020/cm3。

除摻雜濃度以外，外延層的摻雜均勻性是研究者們的另一關注重點。圖 5（a）展示了襯底轉速對徑向 n 型摻雜濃度均勻性的影響。可以看出，從襯底中心到邊緣，摻雜濃度逐漸增加。提高襯底轉速可有效提升載流子濃度分佈的均勻性。圖 5（b）展示了生長速度對徑向摻雜濃度均勻性影響，隨著生長速度的升高，徑向摻雜濃度均勻性降低［80］。合理的控制外延生長速度有利於摻雜濃度與均勻性的調控，然而 SiC 厚膜外延需要高的生長速度，因而在外延生長過程中，需要基於外延目的調控外延生長引數，最終獲得符合要求的外延材料。

2.3 SiC 外延層中的缺陷調控

有效調控 SiC 外延層中的缺陷是確保 SiC 功率器件效能與可靠性的關鍵。SiC 外延層中的缺陷主要分為層錯、位錯、表面缺陷及點缺陷。

層錯（SFs）存在多種構型，包括 Shockley SFs 與 Frank-type SFs，圖 6（a）為［112̅0］方向觀察不同構型 Shockley SFs 堆垛次序示意圖［81］， （b）為不同構型 Frank-type SFs 堆垛次序示意圖［82］。SFs 在 4H-SiC 中形成類似量子阱的電子態參與輻射發光，表 3 為不同構型 SFs對應的發光波長［82］。SFs 在 SiC 中形成能較低， M。 H。 Hong 等人透過實驗測定一個 ShockleySFs 在 4H-SiC 中形成能為 14。7±2。5mJ/m2。低的形成能導致其在 SiC 體單晶生長、外延生長（生長環境的清潔度和襯底表面形貌，位錯的彎曲與拓展，工藝不穩定等因素）、後續器件製備過程中（包括退火、離子注入等）、器件所受電應力等過程中能夠自發形成。SFs 的存在降低 SiC 功率器件耐壓特性，增加暗電流，變更器件 I-V 特性。降低外延生長速率，增加生長溫度，改善襯底質量，可有效抑制層錯的產生。

4H-SiC 中位錯包括螺位錯（TSD）、刃位錯（TED）、基平面位錯（BPD）、微管（MP）等，可透過缺陷選擇刻蝕觀察到，圖 7 為選擇刻蝕後 4H-SiC 中位錯的光學顯微鏡形貌圖。其中螺位錯主要來自襯底螺位錯向外延層蔓延，影響器件擊穿電壓，造成器件可靠性降低。刃位錯主要來自襯底刃位錯的延伸，同時由於基平面位錯向刃位錯的轉化，外延層中刃位錯密度增加，刃位錯對器件效能影響較小。微管缺陷目前已經可以得到很好的控制。

基平面位錯造成雙極器件正向電壓漂移，影響器件穩定性。在晶體生長過程中基平面位錯沿著（0001）面滑移，目前 90%以上的基平面位錯在 SiC 外延層與襯底介面轉化為刃位錯。但是仍有部分 BPD 延伸至外延層，對器件效能帶來致命影響。將基平面位錯轉化為刃位錯是 SiC 外延研究關注重點之一。T。 Ohno 等人研究了外延生長引數對基平面位錯演變的影響，發現生長溫度對基平面位錯演變無影響，高 C/Si 比和低的生長速率有利於抑制襯底基平面位錯向 SiC 外延層的傳播。基平面位錯向刃位錯的轉換與位錯線和生長方向的夾角α相關，如圖 8 所示，減小襯底傾斜角度，能夠增加基平面位錯與生長方向的夾角，減小刃位錯與生長方向的夾角，從而增加基平面位錯向刃位錯的轉換效率。R。 L。Myers-Ward 等人在 4°傾角 SiC 襯底上獲得 BPD 轉換效率≥97%的外延層。V。 D。 Wheeler等人發現低摻雜濃度 n-SiC 外延層有利於 BPD 向 TED 的轉化，在 n 摻雜濃度< 1016-3時BPD 轉換效率達到 96%~99%。Zhang 等發現在熔融 KOH 中刻蝕後的 SiC 襯底上外延能夠提升 BPDs 的轉化效率，他們透過這種方式獲得了無 BPD 缺陷的 SiC 外延層。此外，採用KOH–NaOH–MgO共熔混合物刻蝕襯底、氫氣原位刻蝕襯底、間隔再生長方法、引入緩衝層等方式也能夠有效提高 BPDs 的轉化效率甚至達到 100%轉化。

表面缺陷起因於 SiC 襯底表面顆粒物、結晶缺陷、表面劃痕、亞損傷層，在臺階流控制生長機理下在外延層表面形成不完整性形貌缺陷，這些缺陷透過強光束、顯微鏡可觀察到。對器件效能造成致命影響的缺陷主要包括掉落物、三角形缺陷、彗星缺陷、胡蘿蔔缺陷， 其表面形貌如圖 9 所示。其中掉落物透過定期清理反應室部件、避免使用易脫落顆粒物部件的方式能夠有效消除。三角形缺陷顯著降低 pn 結二極體耐壓特性，對於結型勢壘肖特基二極體（JBS），三角形缺陷造成器件在低偏壓下正向電流和反偏下漏電流的增加。彗星型缺陷造成器件擊穿電壓降低、反向漏電增加，而胡蘿蔔型缺陷主要影響器件反向漏電流，對器件擊穿電壓無影響。由於三角形缺陷對器件帶來致命影響，研究者對三角形缺陷形成原因及消除手段進行了探索。Yun Li 等人發現三角形缺陷起源於襯底表面螺位錯或者自發成核，透過最佳化 H2 刻蝕時間和溫度以及 C/Si 比能夠降低三角形缺陷濃度。S。Leone 等人證明低的生長溫度以及 C/Si 比有利於減少三角型缺陷的形成。G。G。 Yan 等人提出 C/Si 比是最佳化 SiC 外延層結晶質量的關鍵引數，相比於無偏角襯底，偏 4°襯底上 C/Si比可調節視窗更大。

點缺陷在 SiC 禁帶中引入深能級，起復閤中心或陷阱中心作用，影響材料中少子壽命及不均勻性。SiC 中常見深能級缺陷中心主要為1⁄2 （ - 0。63 ）、 6⁄7（ - 1。48 ）、HK2 （ + 0。84eV）、 HK3 （ + 1。24eV）、 HK4 （ + 1。44eV）。其中 HK2、 HK3、 HK4三種缺陷透過 1450℃~1550℃退火幾乎可完全消除。1⁄2與6⁄7缺陷熱穩定性高，是限制載流子壽命，導致器件漏電流增大的原因。研究表明， 1⁄2與6⁄7缺陷與 C 空位（VC）的不同電荷態相關。經過多年的發展，研究者們提出了多種有效減少1⁄2與6⁄7缺陷濃度的方式。Toru Hiyoshi 等人認為熱氧化處理後 SiO2/SiC 介面高濃度 C 以間隙原子向 SiC內部擴散與 C 空位複合或者形成複合缺陷，最終達到降低 C 空位缺陷的目的。隨後他們發現，雖然熱氧化能夠有效降低1⁄2與6⁄7缺陷濃度，但是同時引入了高濃度的缺陷能級HK0（EV+0。78），在 Ar 氣氛圍中 1550℃退火能夠有效消除該缺陷。Liutauras Storasta 等人透過 C 離子注入在 SiC 外延層中提供 C 間隙原子，之後退火使間隙原子擴散填充 C 空位成功將1⁄2與6⁄7缺陷濃度降低了兩個數量級。其他研究發現，隨著外延過程中 C/Si比的增加， 1⁄2濃度降低，這也證明1⁄2與 C 空位相關。降低外延生長溫度可降低1⁄2與6⁄7缺陷濃度。在p型SiC中，熱氧化和C離子注入對載流子壽命的改善效果並不理想。研究者們發現，熱氧化之後在 H2 氛圍中退火處理能夠增載入流子壽命，說明在 p 型 SiC 中，除 C 空位以外還有另外一種能夠被 H2 鈍化的缺陷對載流子壽命帶來致命影響。

3. 基於 SiC 襯底的其他寬禁帶半導體材料外延

Ga2O3 作為新興寬禁帶半導體材料，有望對現有的 SiC 及 GaN 技術形成技術互補，在低頻、高壓領域有潛在的應用前景。Ga2O3 存在多種晶相，其中 β-Ga2O3 晶相最穩定。 β-Ga2O3具有寬頻隙（4。8 eV）和高擊穿電場（8 MVcm-1）等優異特性，在功率電子器件領域具有較大應用潛力。但是其極低的熱導率限制 β-Ga2O3 在高壓條件下的應用。得益於良好的導熱性及其與 β-Ga2O3 較小的晶格失配（1。3%）， SiC 襯底在外延 β-Ga2O3 領域具有廣闊的應用前景。

Stephen A。 O。 Russell 等人透過模擬驗證了採用 4H-SiC 襯底的 β-Ga2O3 MOSFET 內部溫度分佈更均勻（圖 10）。Neeraj Nepal 等人利用 MBE 在 SiC 襯底上外延 β-Ga2O3，測得 Ga2O3/SiC介面的熱導率為 140±60 MW/m2K， 表明 SiC 襯底能夠有效改善 Ga2O3 外延層的散熱問題。但是，在 Ga2O3/SiC 介面處形成的 SiOx 多晶層會影響 Ga2O3結晶質量，這是 SiC 襯底上外延 β-Ga2O3 須解決的關鍵問題之一。

此外，亞穩相的ε-Ga2O3 由於具有 P63mc 結構，有利於與 SiC、 GaN 等寬禁帶半導體結合應用。SiC 襯底與ε-Ga2O3 晶格失配較小，且襯底為 P63mc 結構，對亞穩ε-Ga2O3 的形成具有誘導作用。Xiaochuan Xia 等人採用 MOCVD 在 6H-SiC 襯底上獲得了晶相統一、表面平坦的ε-Ga2O3，表面形貌如圖 3。2（a）。900℃退火後， ε-Ga2O3 全部轉換為 β-Ga2O3。之後 V。 I。 Nikolaev 等人透過 HVPE 在 4H-SiC 襯底上外延ε-Ga2O3 只得到了部分六方對稱的島狀結構，如圖 3。2（b）。他們認為這些六角對稱島的形成並不是都與外延層晶格結構相關，而是由旋轉疇的形成引起。目前基於 SiC 襯底的 Ga2O3 外延研究尚處於起步階段，如何獲得高結晶質量連續薄膜仍然需要進一步努力。

4. 結論

本文總結了 SiC 襯底上 GaN、 SiC、 Ga2O3 等外延生長與缺陷調控研究進展。儘管 SiC襯底與 GaN 晶格失配較小，但是仍然存在晶格失配與熱失配、 Ga 原子浸潤性差、襯底缺陷等問題影響高質量 GaN 外延層獲得。採用 AlN、 AlGaN 緩衝層、圖形化襯底、掩膜等方法能夠有效改善 GaN 外延質量。如何平衡 GaN 與 SiC 襯底之間的應力，在 SiC 襯底上直接外延高質量 GaN 仍需要進一步探索。SiC 同質外延是製備功率器件的基礎，高質量大尺寸厚膜外延是提高器件耐壓特性的關鍵，目前主要透過提高生長速度獲得 SiC 厚膜，如何在提高外延生長速度的同時確保外延層的高質量是 SiC 同質外延面臨的重要挑戰。對於 SiC 襯底上外延 Ga2O3的研究尚處於起步階段，如何獲得的晶相統一、表面平坦的單晶薄膜尚需要繼續研究。隨著 SiC 襯底上外延寬禁帶半導體材料技術的不斷突破，寬禁帶半導體電子器件將能更深入地應用於高頻、高功率、低損耗等領域，實現寬禁帶半導體應用的全面突破。

作者：開翠紅，王蓉，楊德仁，皮孝東